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SOLVED: Digital System Design1. Draw the logic circuits based on the following Verilog codes:1) always @ begin y = a; y = y | b; y = y c;end2) always @(posedge clk) begin y = a | b; q0 <= y;end2. module eq (input wire a, b, output reg eq): always @* #20 eq = ( a bla b);endmodule1) Convert to the Verilog code with Task statements2) Convert to the Verilog code with Function statements

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